| FLYiNG 零件編號 | ICU74LVC1G74GS08RUTC |
| FLYiNG 庫存現貨 | 5 |
| 製造商 | UTC |
| 製造商零件編號 | U74LVC1G74G-S08-R |
| 說明 | CMOS IC U74LVC1G74G-S08-R SOP-8 |
| 無鉛狀態 / RoHS 指令狀態 | RoHS / Halogen free |
| 電源管理 LDO | CMOS IC |
| 製造商 | UTC |
| 系列 | U74LVC1G74 |
| 原廠料號 | U74LVC1G74G-S08-R |
| 電源電壓 | 1.65~5.5V |
| 輸入電壓 | 0~5.5V |
| 工作溫度 | -40~125°C |
| 封裝／外殼 | SOP-8 |
| 標準包裝數量 | 3000/REEL 捲軸 |
| 安裝類型 | SMD 表面黏著式 |
| 無鉛狀態 RoHS | RoHS / Halogen free |
文件:U74LVC1G74.png)
無衝突金屬聲明書
U74LVC1G74 CMOS IC
SINGLE POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP WITH CLEAR AND PRESET
DESCRIPTION
This single positive-edge-triggered D-type flip-flop is designed for 1.65V to 5.5V VCC operation.
A low level at the preset(PRE) or clear (CLR) input sets or resets the outputs, regardless of the levels of the other inputs .when PRE and CLR are inactive(high),data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not related directly to the rise time of the clock
pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.
The device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
FEATURES
U74LVC1G74 CMOS 集成電路
單正邊沿觸發D型觸發器，具有清除和預置功能
描述
這款單一正邊沿觸發的D型觸發器設計適用於1.65V至5.5V的VCC操作。當預置（PRE）或清除（CLR）輸入處於低電平時，無論其他輸入的電平如何，都會設置或重置輸出。當PRE和CLR處於非活動狀態（高電平）時，符合設定時間要求的數據輸入（D）會在時鐘脈衝的正邊沿上傳輸到輸出。時鐘觸發發生在電壓水平上，與時鐘脈衝的上升時間無直接關聯。在保持時間間隔之後，D輸入的數據可以更改，而不會影響輸出的電平。該器件對使用Ioff的部分斷電應用進行了全面的規格說明。Ioff電路可禁用輸出，在器件關閉時防止損害性的電流回流。
特點
無衝突金屬聲明書
U74LVC1G74 CMOS IC
SINGLE POSITIVE-EDGE-TRIGGERED D-TYPE FLIP-FLOP WITH CLEAR AND PRESET
DESCRIPTION
This single positive-edge-triggered D-type flip-flop is designed for 1.65V to 5.5V VCC operation.
A low level at the preset(PRE) or clear (CLR) input sets or resets the outputs, regardless of the levels of the other inputs .when PRE and CLR are inactive(high),data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not related directly to the rise time of the clock
pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.
The device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.
FEATURES
- Supports 5-V VCC operation
- Inputs accept voltages to 5.5V
- Max tpd of 5.9ns at 3.3V
- Typical VOLP<0.8V at VCC=3.3V, TA=25°C
- Typical VOHV>2V at VCC=3.3V, TA=25°C
- Low Power Consumption, ICC=10μA (Max.)
- Ioff Supports Live Insertion, Partial Power Down Mode, and Back Drive Protection
U74LVC1G74 CMOS 集成電路
單正邊沿觸發D型觸發器，具有清除和預置功能
描述
這款單一正邊沿觸發的D型觸發器設計適用於1.65V至5.5V的VCC操作。當預置（PRE）或清除（CLR）輸入處於低電平時，無論其他輸入的電平如何，都會設置或重置輸出。當PRE和CLR處於非活動狀態（高電平）時，符合設定時間要求的數據輸入（D）會在時鐘脈衝的正邊沿上傳輸到輸出。時鐘觸發發生在電壓水平上，與時鐘脈衝的上升時間無直接關聯。在保持時間間隔之後，D輸入的數據可以更改，而不會影響輸出的電平。該器件對使用Ioff的部分斷電應用進行了全面的規格說明。Ioff電路可禁用輸出，在器件關閉時防止損害性的電流回流。
特點
- 支持5V VCC操作
- 輸入可接受5.5V的電壓
- 在3.3V時的最大tpd為5.9ns
- 在VCC=3.3V，TA=25°C時，典型的VOLP<0.8V
- 在VCC=3.3V，TA=25°C時，典型的VOHV>2V
- 低功耗，ICC=10μA（最大值）
- Ioff支持活插入、部分斷電模式和反向驅動保護
